Un cache de 8 Ko est intégré dans le microprocesseur Intel486. Ce cache est unifié, c’est-à-dire qu’il peut renfermer des données aussi bien que des instructions. Il est à mise à jour automatique, c’est-à-dire que toute écriture dans le cache est immédiatement suivie de la mise à jour correspondante en mémoire vive. Si le contrôleur de DRAM indique que la mémoire est "cacheable" au cours d'un cycle de lecture, le microprocesseur envoie l'information à l'unité de préextraction en même temps qu'il range dans la mémoire cache.
L'unité de bus est responsable des priorités et de la coordination des préextractions d'instructions, des transferts de données et des fonctions de contrôle entre les unités internes et le bus externe du microprocesseur. L'unité de bus communique, en interne, avec les unités de cache et de préextraction par trois bus à 32 bits. En externe, l'unité de bus émet les signaux nécessaires aux cycles du microprocesseur. L'interface du bus externe a été modifiée pour supporter les cycles en mode rafale qui chargent l'information par 16 octets à la fois pour alimenter plus rapidement les unités internes. L'unité de bus peut aussi stocker temporairement jusqu'à quatre cycles d'écriture sur 32 bits. L'unité interne ayant émis la requête d'écriture est libre de continuer à fonctionner dès que cette requête est stockée.
L'unité de préextraction des instructions est responsable du maintien du reste du processeur en activité maximale. Quand l'unité de bus n'est pas occupée à des cycles d'exécution d'une instruction, l'unité de préextraction l'utilise pour charger séquentiellement quelques instructions pour les autres unités. Les instructions préextraites sont conservées dans une queue de préextraction. Celle-ci peut contenir deux blocs de 16 octets d'instructions ou de données saisies par l'unité de bus. La préextraction des instructions réduit pratiquement à zéro le temps que les autres unités doivent attendre la prochaine instruction. Au fur et à mesure que les instructions sont saisies dans la queue de préextraction, la partie déplacement est transmise à l'unité de segmentation.
L'unité de décodage prend les instructions dans la queue de préextraction et les traduit en signaux de contrôle de bas niveau et en points d'entrée de microcode. Les instructions décodées sont stockées dans la queue des instructions jusqu'à ce qu'elles soient demandées par l'unité de contrôle. La plupart des instructions peuvent être décodées en un seul cycle d'horloge.
L'unité de contrôle est responsable de l'interprétation des signaux de contrôle et des points d'entrée de microcode reçus de l'unité de décodage. Elle contient le microcode du microprocesseur et gère les activités de l'unité entière, de l'unité de virgule flottante et de l'unité de segmentation. De nombreuses instructions n'ont qu'une ligne de microcode et s'exécutent en un seul cycle d'horloge.
L'unité de virgule flottante intègre les fonctionnalités d'un coprocesseur mathématique. Elle est conçue pour interpréter les formats de virgule flottante à 32, 64 et 80 bits de la norme IEEE 754. Elle contient ses circuits propres pour traiter les fonctions transcendantes telles que sinus, cosinus ou log2, ainsi que l'arithmétique des nombres complexes.
L'unité dite entière exécute toutes les opérations arithmétiques et logiques demandées par l'unité de contrôle. Elle contient l'ALU, huit registres généraux et un décaleur. Elle peut exécuter lecture et écriture simples, addition, soustraction et décalage en un seul cycle d'horloge. Deux bus internes à 32 bits relient les unités entière et flottante pour permettre les transferts d'opérandes 64 bits. Ces bus internes peuvent aussi servir de bus de transfert inter unités entre le cache, les unités entière et flottante et l'unité de segmentation. Par exemple, quand un descripteur de segment sur 64 bits est transmis du cache à l'unité de segmentation, 32 bits passent directement par le bus de données et les 32 autres passent par l'unité entière pour atteindre l'unité de segmentation.
Les segments, espaces d'adressage indépendants et protégés, sont utilisés par le microprocesseur pour empêcher que des programmes d'application présents simultanéments en mémoire n'interfèrent les uns avec les autres. L'unité de segmentation traduit une adresse logique interne segmentée en une adresse linéaire non segmentée. L'adresse des segments qui résident dans des tables en mémoire vive. Quand un segment est mentionné pour la première fois, son descripteur est chargé depuis la table en mémoire et copié dans un des six registres internes locaux servant de cache à l'unité de segmentation. L'adresse linéaire est ensuite transmise à l'unité de pagination.
L'unité de pagination permet de faire tourner des programmes plus volumineux que l'espace mémoire disponible, en découpant chaque programme en unités de taille égale, appelées pages. Ce mécanisme permet de ne charger en mémoire vive que les pages dans lesquelles le microprocesseur exécute des instructions ou lit des données, et de garder le gros du programme sur disque. Les pages de l'Intel486 ont une taille de 4 Ko. Une structure spéciale, appelée table de pages, réside en mémoire vive : elle contient la traduction de l'adresse linéaire interne (venant de l'unité de segmentation) en une adresse physique utilisée par le cache ou l'unité de bus. L'unité de pagination dispose d'un cache propre, appelé TLB (Translation Lookaside Buffer) qui conserve les 32 dernières entrées de tables. Si la pagination n'est pas autorisée, l'adresse linéaire devient l'adresse physique.